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刘奇峰曾庆立章枭枭袁文峰（吉首大学物理科学与信息工程学院湖南吉首41 6000）
摘 要：本设计采用Altera公司的EPIC6T144C8来控制视频信号采集、存储,并通过奇美公司的LQ035NC111来进行显示.采用VHDL来描述各个功能模块,实现了视频信号的采集、分配、存储、色度空间转换以及显示.整个系统都通过仿真实现和验证,并且通过了硬件系统的测试,能够达到系统稳定的工作要求.
关键词：FPGA；VHDL；TFTLCD；SAA7113
引言
图像是自然生物或人造物理的观测系统对世界的记录,是以物理为载体,以介质来记录信息的一种形式.据学者统计,人类所得的信息有80%以上是来自眼睛摄取的图像.随着人们对视频数据的要求越来越高,高清晰、实时性视频数据量越来越大,视频的实时处理难度也在逐渐增大.基于FPGA的实时高速图像信号处理无疑是热门的研究方向,采用可编程逻辑器件FPGA来控制实时显示系统,具有高集成度、高速、高可靠性、灵活的编程能力、全新的开发设计思想等特点,应用这种器件及其支持的硬件描述语言从事电子系统的设计,它打破了软硬件之间的屏障.本文给出了一款基于FPGA的嵌入式实时视频采集系统的设计方法,该系统可以广泛应用于公共安全的场所,如银行、机场、车站、商场等.
图像输出 英文:Premiere Pro CS4序列图像输出
1.系统总体设计
整个硬件系统分为视频采集模块、TFTLCD显示模块、SRAM处理缓存模块、串口通信模块和电源模块.经过对要实现的功能和占用资源情况的分析,本系统FPGA芯片采用了Altera公司的Cyclone l芯片(EPIC6T144C8).该芯片采用TQFP封装,具有144个管脚以及5980个逻辑单元.在Quartusll、ModeISim和Synplify Pro等EDA软件平台下按照FPGA的设计流程对其进行开发.Quartusll用做模块代码输入以及配置实现,ModelSim用来对各个模块进行功能、时序仿真,Synplify Pro则对各模块进行综合.
2.视频输入解码电路
摄像头所拍摄的信号从SAA7113H的4路模拟信号输入端中的任何一路输入,经转换后从输出端以VPO方式,输出视频数据.SAA7113H输出的是隔行视频信号,一帧图像需要传送两次,分别记为奇场图像和偶场图像；视频处理的对象是逐行排列的图像信号,因此必须等待一帧图像（连续的奇、偶两场信号）采集完后,合成到一个图像帧中才能进行后续处理.利用SAA7113H的行、场同步信号,使用可编程逻辑器件FPGA构建控制器,可将图像数据写入帧存储器,解决图像的帧合成问题.为了显示部分提供连续的图像信号,采用两个图像帧存储器A和B交替存储的方式,来暂存采集到的图像数据和需要处理的图像数据,可实现图像的实时连续采集处理.
SAA7113H与FPGA之间的硬件接口如图2.1所示.其中J4为视频输入端口,与高清摄像头相连：L5、C31、Y2、C32和C33等元件构成振荡电路,为7113H提供24.567MHZ的时钟参考；VPO—VP7为7113H解码芯片的8位数据输出总线,LCC为数据输出时钟,数据输出频率为27MHZ, RTCO为行同步信号输出端,RTSO为场同步信号输出端,RTS1则为奇、偶数场信号输出,三者配合起来以确保图像被还原时的显示同步：7113H的初始化过程,由FPGA通过SCL和SDA以12C协议的通信方式配置完成.
3.软件部分
3.1 SAA7113H程序设计
解码芯片初始化模块主要完成对解码芯片SAA7113H的初始化过程.初始化流程图如图3.1所示.初始化模块有四个端口,分别为：CLK（系统时钟输入线）,SCL（12C时钟信号输出线）,SDA（12C数据输出线）和INI_END（初始化结束信号输出线）.SAA7113H用12C通信协议初始化时,通信速率要求在400 Kbit/s以下.本次设计中,将50MHZ的系统时钟进行200分频得到250K用于12C通信时钟.
3.2 RAM读写时序控制模块
为了解决视频数据的采集输入和显示输出速率的不匹配问题,引入了高速RAM作为数据缓存.读写控制模块则是为了完成对视频信号接收、存储和输出等进行时序控制.由于高速RAM的读操作与写操作不能同时进行,只能采用定时刷新的方式来实现读写控制,即在一次写入完整的一场数据过后再进行读RAM操作,这样便避免了时序混乱的情况发生.实际调试过程中,每接收到50场数据,写入一帧,即每秒更新一次图像信息.这样做的缺点就是图像更新速度过于缓慢,在图像更新时,显示无数据输出或输出固定值,这样便产生了显示屏幕闪烁.高速RAM的读、写控制时序如图3.3所示,其中LCC为7113H的视频数据输出时钟,即高速RAM的写数据时钟；LYNC为图像行同步输入；HYNC为图像场同步输入；ODD为奇偶场区分信号输入；WEN为写允许信号输出（内部信号,高电平有效）,REN读允许信号（内部信号,高电平有效）.
3.3 YUV-RGB格式转换模块
YUV-RGB格式转换模块主要完成视频格式之间的转换功能,将数据格式整理模块输出的Y\CR\CB分量转换成显示所需的RGB数据并输出.换算公式如下：
R等于 1.164 * (Y-16)+1.596 * (CR-128)
G等于 1.164 * (Y-16) - 0.813 * (CR - 128) - 0.392 *(CB - 128)
B等于 1.164 * (Y-16)+2.017 * (CR- 128)
FPGA在视频时钟及行场同步信号的控制下将RGB数据输出到TFTLCD进行显示.
4.结束语
本设计采用FPGA作为控制芯片,很好地解决了高速数据在采样、传输过程中的瓶颈,并以很短的时延真正实现了高速图像数据的采集.该系统具有体积小、功耗低、速度快、显示效果流畅,稳定、适应性强、便于维护等特点,因此,在图像的实时处理方面具有很好的应用前景.
参考文献
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（基金项目：湖南省吉首大学大学生研究性学习和创新性实验计划项目资助《基于FPGA的视频图像处理系统》(JSU-CX-2010-25)）
总结：本文是一篇关于图像输出论文范文，可作为相关选题参考,和写作参考文献。
图像输出 英文引用文献:
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